Assemblyx86 verilog vhdlprojekty

Witaj Mohammed Ibrahim, Twój profil przyciągnął moją uwagę, w związku z czym mam przyjemność zaoferować Ci mój projekt. Przedyskutujmy wszelkie szczegóły na czacie. Chciałbym wiedzieć czy potrafisz stworzyć projekt minutnika elektronicznego w języku Verilog w programie Vivado 2020.1

Mam do zrobienia project czyli zaprojoektowanie kalkulatora. Uzywane sa przyciski na klawiaturze komputera i przez port RS232 do DE2 plytki przesylane sa sygnaly. 3 sygnaly:1 to liczba 2 to +-*/ a 3 to liczba. Program ma za zadanie przeliczenie tego co uzytkownik chce przez wprowadzenie danych na komputerze i wynik musi byc wyswielony na 7 Segment display. Uzywam tylko 10 cyfr od 0 to 9. Mam troche rzeczy zrobionych do tego projektu ale potrzebuje duzo pomocy. Czy ktos bylby wstanie mi w tym pomoc? Oferuje zaplate na pomoc

!Ig8zyJpS!GnnZ9SGO049nJGFtAGjkTOMhcRvQC_951SCldpGRVZc

Poszukuje kogoś kto jest w stanie wykonać projekt w VHDLu Na układzie xc9536 / xc9572

Witam! Chciałbym zlecić niewielki projekt w VHDL, zależy mi na czasie(termin 3-4 styczeń). Jest to projekt na studia, więc nie wymaga dużej rozbudowy i musi być w miarę łatwy w zrozumieniu. Zlecenie polegałoby na wykonaniu odwzorowania bezpośredniego pamięci cache. Całość ma działać na płytce Altera de 2. Interesuje mnie w zasadzie sama część mapowania bezpośredniego, komunikacja z RAM, obsługa trafienia i nie trafienia w cache. Szczegóły ustalimy jeżeli będzie Pan zainteresowany. Bardzo proszę o szybki kontakt Pozdrawiam

Szczegóły dla zainteresowanych

Witam zlecę wykonanie projektu generatora obrazów testowych dla monitora na płytkę fpga Spartan, z wykorzystaniem procesora picoBlaze materiały pomocnicze podeślę na maila więcej info na maila scrollock99@

Pomoc przy zadaniu z VHDL, więcej info na maila mario1800@

pomoc przy zadaniu z VHDL więcej info na maila mario1800@

Opracowanie oraz zapisanie w języku opisu sprzętu (HDL) zadanej funkcji systemu wbudowanego typu NoC. Realizacja – dowolne ze środowisk do opisu/syntezy/symulacji systemów cyfrowych. A temat to: Moduł mechaniki przełączania w ruterze typu store-and-forward. Przyjąć, że ruter jest 5-portowy (N, S,W, E, LP) z n-flitowym buforem wejściowym (n przyjąć z zakresu 5-20). Opracować przykładowy format flita. Można przyjąć, że pierwszy flit zawiera ID portu, do którego ma być przekierowana transmisja (rozmiar bufora FIFO ma pomieścić całą transmisję).

Zlecenie polega na uproszczeniu projektu demonstracyjnego w Quartusie 9.1. Należy usunąć zbędne elementy oraz okomentować kod. Proszę licytować koszt wykonania tych czynności, w komentarzu dodatkowo proszę podać cenę "konsultacji" za godzinę.

szczegóły na mail.

witam, potrzebuje napisać układ mnożący mod 2n-1 w systemie RNS w jezyku VHDL.

...pl/rtvforum/ Całość polega na wpisywaniu propozycji nowych tematów w specjalnym polu tekstowym pod danym tematem. Krok 1. Wyświetlamy listę tematów Krok 2. Przechodzimy do wybranej dyskusji, zapoznajemy się z treścią pierwszej lub/i kolejnych wiadomości. Krok 3. Wpisujemy propozycje tematu poniżej tytułu wiadomości, klikamy przycisk wyślij. Przykład, temat: VHDL, powinien być VHDL co to jest i do czego służy? AF 0300 powinien być: Poszukuję aplikacji układu SAF 0300, w sterowaniu tachografu Windows XP i Neostrada powinien być: Windows XP i Neostrada, problem z szybkością neostrady Prezentacja: Praca bardzo prosta, ale wymagająca szybkiego czytania, analizowania i pisania, najlepiej widziana osoba z wykształceniem

Witam, szukam chętnej osoby znającej język VHDL, która podejmie się wykonania 3 zadań w tym języku. Program dowolny gdyż interesuje mnie tylko działający kod. Termin wykonania zlecenia to maksymalnie czwartek wieczór. Oto skrócony opis zadań: 1. Multiplekser o 4 wejściach adresowych - opis komponentowy 2. Transkoder, który wprowadzoną liczbę w dowolnym kodzie (np. BCD 8421 ) pokaże dziesiętnie na 2 wyświetlaczach - opis strukturalny 3. Wyświetlenie na wyświetlaczu 7-segmentowym przesuwającego się w lewo bądź prawo wyrazu 'POLE' - opis strukturalny Po szczegółowe informacje wraz ze skanami treści zadań proszę o kontakt na nr gg 5596522 lub na maila @wp.pl.

Witam, szukam chętnej osoby, która zrobiłaby 3 zadania w języku VHDL. Zadania są z pewnością proste jednak nie dla kogoś kto ma z tym językiem pierwszy raz do czynienia :) Potrzebuję je na piątek tak więc termin zlecenia to maksymalnie czwartek wieczór. Oto skrócony opis zadań: 1. Multiplekser o 4 wejściach adresowych - opis komponentowy 2. Transkoder, który wprowadzoną liczbę w dowolnym kodzie (np. BCD 8421 ) pokaże dziesiętnie na 2 wyświetlaczach - opis strukturalny 3. Wyświetlenie na wyświetlaczu 7-segmentowym przesuwającego się w lewo bądź prawo wyrazu 'POLE' - opis strukturalny Po szczegółowe informacje wraz ze skanami treści zadań proszę o kontakt na nr gg 5596522 lub na maila @wp.pl.

Witam serdecznie potrzebuje prosty program w jezyku VHDL wiecej informacji na email.

Poszukuję osoby ze znajomością Vhdl-a. Proszę o kontakt w celu omówienia szczegółów.

Witam mam do napisania prace z języków opisu sprzętu. Temat: Opracowanie systemu mikroprocesorowego. Posiadam materiały i troszke mam napisane mogę to udostępnic. Nie polega to na zaprojektowaniu system mikoroprocesorowego ale należy przeprowadzić symulacje.

Witam mam do napisania prace z języków opisu sprzętu. Temat: Opracowanie systemu mikroprocesorowego. Posiadam materiały i troszke mam napisane mogę to udostępnic. Zakres: przygotowanie modeli oraz wizualizacji wyników w VHPI, PLI.

Witam mam do napisania prace z języków opisu sprzętu. Temat: Opracowanie systemu mikroprocesorowego. Posiadam materiały i troszke mam napisane mogę to udostępnic. Zakres: przygotowanie modeli oraz wizualizacji wyników w VHPI, PLI.

Zlecę napisanie prostej gry w AHDL lub gry podany po zaakceptoeaniu przez mnie oferty Założenia: -płytka ma sie komunikować z komputerem za pomocą portu USB, dostarczam moduły obsługujace te transmisję -stan autioamtu głównego ma być wyświetlany na wyswietlaczu LCD, dołączam moduł obsługujący.. Oferty,wraz z ceną proszę składać na portalu, z zainteresowanymi skontaktuję się osobiście

Wykonanie projektu w programie Quartus II (VHDL). Sygnalizacja pustego i pełnego bufora

text jest techniczny, a dokladnie jest to opis jezyka VERILOG wiec raczej wolalbym aby podjal sie tego ktos kto ma stycznosc z cyfrowka zeby nie poprzetlumaczal "glupot" :) text do przetlumaczenia jest podany w linku: do przetlumaczenia jest 10 rozdzial czyli bez ostatniej strony, w swojej cenie prosze uwzglednic to ze znaczna czesc to kod, ktorego oczywiscie sie nie tlumaczy... :D ...jesli cena bedzie za wysoka nie wybiore zwyciezcy... tylko pewnie sam do tego siade :(

Projekt w skład którego powienien wchodzić skrambler i deskrambler samosynchronizujący napisany w VHDL'u (w programie Active VHDL 3.1) dla wielomianu X^43+1 (dla ATM). Projekt powinien zawierać program z testbench z możliwością odczytu i zapisu wyników z/do pliku oraz komentarzem w kodzie źródłowym.

Zaprojektowany w VHDL translator protokołu IPv4 na IPv6 oraz IPv6 na IPv4. Ma przerabiać nagłówek oraz obliczać sumę kontrolną(dla IPv6 na IPv4). Posiadam dokładną dokumentację projektu-pozostaje tylko kwestia napisania tego cudeńka w VHDL. Kontakt pod: motokepek@ lub gg:3070269

Mam do napisania prostą grę (typu jednoręki bandyta, czyli losowe liczby na wyswietlaczach, kostka itp) w VHDL, którą będzie można obsługiwać: - max. czterema przyciskami (monostabilnymi); - dwoma wyświetlaczami 7-segmentowymi; lub klawiaturką 7-dmio przyciskową (bistabilną)(opcjonalnie) Projekt jest pod układ programowalny ALTERA.

I need an experienced FPGA programmer to assist with a data processing application. Key Requirements: - Proficiency in at least one of the following FPGAs: Xilinx, Altera, Lattice - Expertise in data processing applications - Familiarity with VHDL, Verilog, or SystemVerilog Ideal Skills and Experience: - Proven track record in FPGA programming - Strong background in data processing algorithms - Ability to work with various FPGAs and HDLs Please provide relevant experience in your bids. We need to develop ethernet hub in fiber optic 2 ports , and 16 SPI for chip led controller using data and clock . SPecia Ethernet protocol defined by us.

...are building a hardware-accelerated probabilistic engine that runs QUBO/Ising workloads for Logistics, Finance, and Cyber-Intelligence, and I’m open to engaging specialists across several tracks: • ML Engineer – craft graph neural networks and matrix-compression pipelines that translate complex optimisation problems into sparse, hardware-friendly representations. • FPGA Engineer – write VHDL/Verilog kernels for AWS F1, pushing the solver to micro-second latency. • Backend Architect – design a high-performance API layer in Go, Rust or Python that orchestrates FPGA instances, manages job queues and exposes REST/gRPC endpoints. • Cyber-Security Expert – conduct cryptanalysis and network-intelligence research to harden...

I am building a Verilog-based, real-time Sobel edge detector that streams video from an OV7670 camera to a monitor over VGA on a Nexys A7-100T board, all within Xilinx Vivado. The architectural concept is clear, yet the project’s success now depends on rigorous simulation, validation, and concise documentation suitable for an academic submission. Your main focus will be designing an efficient test and simulation strategy: self-checking test-benches, frame-level functional coverage, timing verification, and any other diagnostics that prove the design meets real-time performance. I am open to whichever simulation environment you consider best—whether you stay inside Vivado’s integrated simulator or introduce ModelSim, Verilator, or another workflow—provided it...

...implement multiplexers and demultiplexers. The goal is to move from logic-level concepts all the way to a working circuit that can be demonstrated in the lab. Here is what I’d like from you: • A clear derivation of the truth tables, Boolean expressions, and any Karnaugh-map (or equivalent) minimisation that leads to the final gate-level schematic. • An HDL version of the same circuit (Verilog or VHDL—whichever you prefer) that compiles cleanly and is ready for simulation. • Simulation results that verify correct operation for every input combination; ModelSim, Vivado, Quartus, or Logisim waveforms are all acceptable. • Brief, well-commented documentation so I can present the design during our tutorial session and explain each decisio...

I need a synthesizable, timing-clean Verilog implementation of the classic MUSIC (Multiple Signal Classification) algorithm that can estimate the direction of arrival of one or more narrow-band signals received on a uniform linear array of four antennas. The end use is a radar front-end, so accuracy takes priority over latency or power. Scope • Design the fixed-point signal-processing chain on an FPGA (I am currently working with Xilinx Series parts; feel free to suggest an equivalent if it helps meet timing). • Implement covariance matrix formation, eigen decomposition and the pseudospectrum peak search entirely in hardware; no soft-core processors or external DSP chips. • Include provisions for array calibration coefficients so the design can be tuned on-si...

I need clean, well-documented VHDL that implements a set of simple digital circuits on an FPGA. The task sits firmly in the Digital circuits design space—no signal-processing tricks or embedded firmware layers—just straightforward gate-level logic and a few flip-flops brought to life in hardware. Here is what I expect: • VHDL source files for each module • A small, self-checking testbench that runs in ModelSim/Questa or an equivalent simulator • Clear synthesis-ready code that fits easily onto a mid-range Xilinx or Intel development board (the exact board can be generic; resources should stay minimal) • A short README outlining how to simulate, synthesize, and pin-map the design Because the scope is intentionally simple, I value concis...

...verification. • Build the directed and random verification tests, debug test failures to determine the root cause, work with RTL and firmware engineers to resolve design defects and correct any test issues. • Work on functional & code coverage verification. • Provide technical support to other teams PREFERRED EXPERIENCE: • Experience with C/C++ • Experience with Verilog, System Verilog, and modern verification libraries like UVM • 6years of ASIC design verification experience • Experience / Background with DDR or Memory Controller. PHY Verification is a plus • Experience with scripting languages like Python, Perl and TCL is a plus. • Collaborate with architects, hardware...

...verification. • Build the directed and random verification tests, debug test failures to determine the root cause, work with RTL and firmware engineers to resolve design defects and correct any test issues. • Work on functional & code coverage verification. • Provide technical support to other teams PREFERRED EXPERIENCE: • Experience with C/C++ • Experience with Verilog, System Verilog, and modern verification libraries like UVM • 6years of ASIC design verification experience • Experience / Background with DDR or Memory Controller. PHY Verification is a plus • Experience with scripting languages like Python, Perl and TCL is a plus. • Collaborate with architects, hardware...

I need a fully-synthesizable VHDL implementation of a single-system GPS L1 C/A receiver that carries the signal all the way from raw I/Q samples through acquisition, tracking, navigation decoding, and a basic PVT solver that delivers standard-accuracy position, velocity, and time. The acquisition stage must use a true parallel-search architecture; serial search or matched-filter alternatives are out of scope for this project. The code has to be cleanly structured, well-commented, and accompanied by self-checking test benches that exercise every major block—acquisition engine, tracking loops (DLL, PLL/FLL), data demodulator, ephemeris parser, and the fixed-point PVT routine. Simulation should run in Vivado or an equally common VHDL simulator, with clear instructions on ...

I'm seeking an experienced FPGA developer to help debug logical errors in existing VHDL code for a Lattice Semiconductor MachX03 development board. Key Requirements: - Expertise in VHDL - Experience with Lattice Semiconductor FPGAs - Strong debugging skills, especially with logical errors Ideal Skills and Experience: - Proven track record in FPGA development and debugging - Familiarity with MachX03 specific features and tools - Ability to provide clear, concise solutions and documentation Looking forward to your expertise!

...production contract covering up to 8,000 diagrams, with further scale potential. Project Overview The objective is to collect and deliver technical diagram images representing electrical and digital design concepts, paired with either: Verilog HDL code, or Clear, structured technical explanations in English These assets will be used in advanced AI/ML and engineering research applications. Dataset Requirements Each diagram must conform to one of the following variants: Variant 1 Original technical diagram image Corresponding Verilog Hardware Description Language (HDL) code Variant 2 Original technical diagram image Detailed English technical description explaining the circuit’s function and behavior All diagrams must be original and bui...

I have already begun converting the VHDL Language Reference Manual—about 700 pages—from its original PDF to LaTeX, but only scattered portions are finished. Roughly the first nine sections of the thirty-four total have a draft translation; the rest is still untouched or only partially copied over. All existing .tex sources, my compile script, and the official style guidelines (custom class file, macro set, and layout notes) will be in the hand-off package so you can follow the exact formatting rules that match the published standard. Figures, tables, and cross-references must render cleanly under pdflatex without manual post-processing. What I need from you is the full, consistent LaTeX source that: • covers every remaining section and appendix, completing the 70...

...tied to tape-out milestones. Your compensation is therefore predictable and performance-linked rather than speculative. Roles we still need to fill (4+ yrs exp each) System architects, embedded and systems programmers, verification engineers, physical design specialists, DevOps for CI/CD of RTL builds, HR lead for technical hiring, tech managers and team leads. Solid command of SystemVerilog/VHDL, C/C++, Linux kernel or Yocto, scripting, and modern EDA toolchains (Synopsys, Cadence, Siemens) is expected. What to include in your application Show me clear evidence of relevant experience—projects you’ve taken from spec to silicon or to FPGA prototypes, particularly for computing devices. Mention any industry connections (fabs, EDA vendors, IP houses) you can bring;...

...tied to tape-out milestones. Your compensation is therefore predictable and performance-linked rather than speculative. Roles we still need to fill (4+ yrs exp each) System architects, embedded and systems programmers, verification engineers, physical design specialists, DevOps for CI/CD of RTL builds, HR lead for technical hiring, tech managers and team leads. Solid command of SystemVerilog/VHDL, C/C++, Linux kernel or Yocto, scripting, and modern EDA toolchains (Synopsys, Cadence, Siemens) is expected. What to include in your application Show me clear evidence of relevant experience—projects you’ve taken from spec to silicon or to FPGA prototypes, particularly for computing devices. Mention any industry connections (fabs, EDA vendors, IP houses) you can bring;...

...multi-disciplinary expert or a small team to assist in a high-fidelity hardware research project focused on PCIe device emulation and DMA-based memory forensics. The goal is to develop a custom FPGA-based solution that can perfectly mimic a legitimate consumer PCIe device (e.g., Network or Storage Controller) to pass low-level system integrity checks. Key Responsibilities: Emulation (FPGA/Verilog): Develop custom firmware for an Artix-7/35T/75T FPGA board to emulate a real-world donor device's configuration space and TLP behavior. Development (C/C++): Create a high-performance Windows/Linux driver for direct memory access via the PCIe bus, ensuring stability and low latency. Analysis: Design a system to read and analyze specific application memory segments in real-time

I need a digital-only control circuit taken from concept through a production-ready schematic. The task sits firmly in the circuit-design branch of electrical engineering: no analog front-end...straight to PCB layout later. • Provide accompanying design files: schematics, netlist, component libraries, and a concise design-rules document. • Run basic simulations or logic-timing checks to verify that the circuit meets the specified control timings before hand-off. Everything should stay purely digital; no mixed-signal blocks are expected at this stage. If you are comfortable with Verilog/VHDL for behavioural validation, that is a plus but not mandatory—the key deliverable is a schematic ready for layout and prototyping. Let me know your favourite toolchain ...

I need a digital-only control circuit taken from concept through a production-ready schematic. The task sits firmly in the circuit-design branch of electrical engineering: no analog front-end...straight to PCB layout later. • Provide accompanying design files: schematics, netlist, component libraries, and a concise design-rules document. • Run basic simulations or logic-timing checks to verify that the circuit meets the specified control timings before hand-off. Everything should stay purely digital; no mixed-signal blocks are expected at this stage. If you are comfortable with Verilog/VHDL for behavioural validation, that is a plus but not mandatory—the key deliverable is a schematic ready for layout and prototyping. Let me know your favourite toolchain ...

I’m looking for an experienced Digital VLSI / ASIC engineer to complete a small end-to-end RTL-to-power analysis project using Cadence tools. The project follows a standard ASIC front-end flow: RTL design → synthesis → gate-level simulation → power estimation. All project structure, templates, and documentation are provided.

I’m looking for an experienced Digital VLSI / ASIC engineer to complete a small end-to-end RTL-to-power analysis project using Cadence tools. The project follows a standard ASIC front-end flow: RTL design → synthesis → gate-level simulation → power estimation. All project structure, templates, and documentation are provided.

I’m looking for an experienced Digital VLSI / ASIC engineer to complete a small end-to-end RTL-to-power analysis project using Cadence tools. The project follows a standard ASIC front-end flow: RTL design → synthesis → gate-level simulation → power estimation. All project structure, templates, and documentation are provided.

will share info in chat. only professional worker

I need a complete RTL design in Vivado that produces an up-chirp based on a sinusoidal input and sweeps from 50 MHz up to 55 MHz. Once generated, this signal must feed directly into an 8192-point FFT, so I can observe the dominant frequency bins in hardware. The core tasks are: • Write synthesizable VHDL / Verilog for the chirp oscillator, parameterised for the 50–55 MHz sweep. • Instantiate and configure the Xilinx FFT IP for 8192 points, wire it to the chirp stream, and handle any required data-format conversions or hand-shaking. • Provide timing-compatible top level, constraints, and a self-checking test-bench that sweeps the chirp, captures the FFT output, flags the peak bins and dominant frequencies. Acceptance is straightforward: when I run t...

...HDMI transmitter. I need a complete Vivado project that captures 1080p video from both ADV7611 receivers, performs basic in-FPGA signal processing (frame buffering, colorspace conversion or simple image filter—whichever is cleanest to showcase the path), and then drives the SiI9134 so the processed stream displays correctly on an external monitor. The project must be written in synthesizable Verilog or VHDL, use the latest Vivado tool-flow, and include: • Top-level RTL connecting the ADV7611 I²C, video, and clock lines to the SiI9134 interface on the XC7A200T • A timing-clean 148.5 MHz pixel clock domain plus any required gearboxes or FIFOs for 1080p@60 Hz • Minimal but working video-processing block(s) showing real-time manipulation (e.g., ...