Active HDL student version 6.3SE

Zamknięty Opublikowano 6 lat temu Płatność przy odbiorze
Zamknięty Płatność przy odbiorze

Active HDL student version [url removed, login to view]

Verilog / VHDL

Numer ID Projektu: #13838350

O projekcie

3 ofert Zdalny projekt Aktywny 6 lat temu

3 freelancerów złożyło ofertę za $31 w tym projekcie

ducdctoandh

Dear customer, I am really happy to help you out of this project. I would like to introduce that I am an freelancer with 100% JOB COMPLETED in VHDL/VERILOG. I am really suitable for job description: First: I a Więcej

$50 USD w ciągu 0 dni
(49 Oceny)
5.5
OlektraGroup

dear Sir i can do this project. I can assure you that if you work with me once, you will always work with me for these kind of projects.

$22 USD w ciągu 1 dnia
(5 Oceny)
2.6
postgraduatecahg

I have good experience on the design issues and in addition, I have more than 7 years of experience on semiconductors from device physics to embedded systems such as microcontrollers using C and FPGAs HDL. I am Ph.D. Więcej

$22 USD w ciągu 1 dnia
(0 Oceny)
0.0