Asic design - Verilog/HDL code -Design -- 2

Anulowany Opublikowano 6 lat temu Płatność przy odbiorze

$30-250 USD

Płatność przy odbiorze

Anulowany Płatność przy odbiorze

Analyze, design, synthesize, and simulate logic circuits using Verilog-HDL and different

widely-used tools such as ModelSim

Verilog / VHDL

Numer ID Projektu: #14010647

O projekcie

9 ofert Zdalny projekt Aktywny 6 lat temu

Chcesz zarobić trochę pieniędzy?

Korzyści z składania ofert na Freelancer.com

Ustaw Swój Budżet i Godziny Pracy
Otrzymaj wynagrodzenie za pracę
Opisz, w jaki sposób wykonasz projekt
Rejestracja i składanie ofert do projektów jest darmowe

9 freelancerów złożyło ofertę za $159 w tym projekcie

Zdjęcie profilowe użytkownika raulbehl
raulbehl

Hello! I am an experienced Engineer and have been helping out many on this platform. It would be great if I could help you out. Thank you!

$155 USD w ciągu 3 dni
(63 Oceny)
5.9
Zdjęcie profilowe użytkownika jambakhtiar
jambakhtiar

Hi, How are you. I saw you job. And I'm interested to do it. Let me know if you are willing to work with me.

$200 USD w ciągu 6 dni
(4 Oceny)
1.5
Zdjęcie profilowe użytkownika elamirin
elamirin

Hi, I am working as an IC Digital Designer consultant since about 10 years now. So I have a strong background in ASIC and FPGA design flow from RTL to GDSII. We can have a first contact to discuss about your needs and Więcej

$222 USD w ciągu 5 dni
(0 Oceny)
0.0
Zdjęcie profilowe użytkownika weld3li
weld3li

Hello, I can do this job for free :) Please give me more informations to start about the system you want to implement and i will send you my reply asap, Thank you kind regards

$30 USD w ciągu 10 dni
(0 Oceny)
0.0
Opublikuj projekt taki jak ten