Ukończone

Write some Software

Przyznany użytkownikowi:

burhanmudassar

Over 2.5 years of experience in Verilog RTL Design, Microcontroller Projects and Algorithm Design in MATLAB in Industry and Academia. My past projects include: - PHY Layer Design on FPGA for Software Defined Radio P Więcej

₹700 INR w 1 dzień
(2 ocen)
1.4

7 freelancerów złożyło ofertę na kwotę ₹1762 do tego projektu

₹3200 INR w ciągu 1 dnia
(88 Oceny)
6.6
₹1600 INR w ciągu 1 dnia
(33 Oceny)
4.7
₹1800 INR w ciągu 1 dnia
(2 Oceny)
3.5
meganachunchu

Please review my profile and lets discuss about task and work, My price is negotiable we can discuss

₹1050 INR w ciągu 1 dnia
(11 Oceny)
3.2
shubhamagarwal3

A proposal has not yet been provided

₹650 INR w ciągu 3 dni
(0 Oceny)
0.0
₹3333 INR w ciągu 1 dnia
(0 Oceny)
0.0