Verilog, SV & UVM Trainer

Zamknięty Opublikowano 1 rok temu Płatność przy odbiorze
Zamknięty

We are looking for a trainer, who teach online Verilog, SV & UVM to students

Verilog / VHDL FPGA Inżynieria

Numer ID Projektu: #34587769

O projekcie

2 ofert Zdalny projekt Aktywny 1 rok temu

2 freelancerów złożyło ofertę na średnią kwotę ₹538/godzinę w tym projekcie

VishalMoladiya

I am a Verification Engineer. I have a good expertise of UVM, SV, and Verilog. I also like to teach students.

₹500 INR / godzina
(0 Oceny)
0.0
shubhiagrawal706

Hi, I'm a Digital Design Engineer. I have a good understanding in Verilog, SV and UVM. I can teach you so that you can have good understanding in all these three subjects. I can also include some projects that will hel Więcej

₹575 INR / godzina
(0 Oceny)
0.0