Nikita B. Profile

5,0

(2 opinii)

Zacząłeś obserwować

Błąd związany z obserwowaniem użytkownika.

Ten użytkownik nie pozwala użytkownikom na obserwowanie go.

Już obserwujesz tego użytkownika.

Twój abonament pozwala na obserwowanie 0 projektów. Zmień poziom abonamentu na wyższy tutaj.

Udało się przestać obserwować

Błąd w zakończeniu obserwowania użytkownika.

Udało Ci się polecić

Błąd podczas polecania użytkownika

Coś poszło nie tak. Proszę odświeżyć stronę i spróbować ponownie.

Udało się zweryfikować adres e-mail.

$15 USD / godz.

kharkiv,

ukraine

$15 USD / godz.

Obecnie jest 1:58 PM tutaj

Dołączył marca 26, 2013

0 Zalecenia

Nikita B.

@nikitaberezin

5,0

(2 opinii)

2,9

67%

$15 USD / godz.

kharkiv,

ukraine

$15 USD / godz.

100%

Ukończone Projekty

100%

W Budżecie

100%

W czasie

N/A

Powtórna Stawka Zatrudnienia

Digital hardware/verification engineer

Let's build and verify some great digital design :) VHDL, Verilog design + SystemVerilog UVM testbench.

Wyświetl Wszystkie Verilog / VHDL Designers w Ukraine

Skontaktuj się z Nikita B. w sprawie projektu

Zaloguj się, aby omówić szczegóły na czacie.

Oceny

Zmiany zapisane

Pokazuje 1 - 2 z 2 komentarzy

Filtruj oceny po przez:

5,0

$30,00 USD

A program vhdl modelsim

Absolutely perfect job by Mr Nikita. 5 stars in all aspects, couldn't ask for a better result. Thanks man you helped me a lot

Verilog / VHDL

Leonardo C.

@pedroruas116

•

4 lata temu

5,0

$100,00 USD

VHDL project

Nikita is an excellent freelancer. He went above and beyond for my project, even suggested and added extra features - all done while on time and budget. He’s very skilled. I highly recommend Nikita.

Halley S.

@cookie098

•

4 lata temu

Doświadczenie

SK Hynix

lut 2015 - maj 2019 (4 lata, 3 miesiące)

• Provide verification of the digital components of integrated circuits • Writing UVM Environment including sequences, agents, scoreboards, BFMs based on AXI/AHB buses • Developing agents for AHB, SRAM, AXI-stream and FIFO interfaces. • Experience developing new test benches, writing tests and debugging in the simulation environment • Using register model for stimulus generation and predictor implementation • Analyzed regression test suites and optimized them effectively

Aldec

mar 2013 - lut 2015 (1 , 11 miesięcy)

• Providing VHDL/Verilog testcases for improving linting tool (ALINT-PRO) • Clock domain crossing analysis • Clock/reset constraint providing • Preparing feature specifications, test plans • Preparing product samples and presentation materials • Providing continuous quality and usability feedback to developers