Logo Freelancer.com Jak to działa Przeglądaj oferty pracy
Zaloguj się Zarejestruj się
Opublikuj Projekt
Zdjęcie profilowe
Zacząłeś obserwować
Błąd związany z obserwowaniem użytkownika.
Ten użytkownik nie pozwala użytkownikom na obserwowanie go.
Już obserwujesz tego użytkownika.
Twój abonament pozwala na obserwowanie 0 projektów. Zmień poziom abonamentu na wyższy tutaj.
Udało się przestać obserwować
Błąd w zakończeniu obserwowania użytkownika.
Udało Ci się polecić
Błąd podczas polecania użytkownika
Coś poszło nie tak. Proszę odświeżyć stronę i spróbować ponownie.
Udało się zweryfikować adres e-mail.
Awatar Użytkownika
$35 USD / godz.
Flaga EGYPT
beni suef, egypt
$35 USD / godz.
Obecnie jest 4:13 AM tutaj
Dołączył maja 11, 2020
0 Recommendations

Moaz Khaled Feriz K.

@moaazkh96

verified.svg
 5,0 (73 opinii)
5,8
5,8
93%
93%
$35 USD / godz.
Flaga EGYPT
beni suef, egypt
$35 USD / godz.
99%
Ukończone Projekty
83%
W Budżecie
95%
W czasie
21%
Powtórna Stawka Zatrudnienia

Digital Design Engineer. (FPGA, ASIC)

I am a full-time digital design engineer, I have a broad knowledge of digital design in ASIC and FPGA using both VHDL and Verilog. Interested in VLSI careers in both front-end (RTL) and back-end (syn, pnr....). I started my career on freelancing platforms 2.5 years ago, - Helping researchers and industry people to develop their digital designs, implement their papers. - Solving code problems. - Optimizing designs for speed, area and power. Through these projects I have improved my technical skills, applied my knowledge and grown my network with people around the globe. I have customers in USA, EU, China, India, Pakistan ... and many other countries, all of them were happy with their work done and so would you :) I am using the following tools and languages; FPGA : Vivado, ISE, and Quartus. ASIC : VCS, DVE, DC and spyglass. HDL : Verilog, System Verilog, VHDL. Scripting : Perl, tcsh, csh, tcl.
Freelancer Verilog / VHDL Designers Egypt
Wyświetl Wszystkie Verilog / VHDL Designers w Egypt

Skontaktuj się z Moaz Khaled Feriz K. w sprawie projektu

Zaloguj się, aby omówić szczegóły na czacie.

Portfolio

6639217
I have designed a multiplier using only one adder in logsim program with a full report for submission.
design FSM multiplier
I have designed a multiplier using only one adder in logsim program with a full report for submission.
design FSM multiplier
I have designed a multiplier using only one adder in logsim program with a full report for submission.
design FSM multiplier
I have designed a multiplier using only one adder in logsim program with a full report for submission.
design FSM multiplier
6605692
designing and simulating both CMOs and NMOS inverters using Hspice providing a professional report for submission
CMOS design by Hspice
designing and simulating both CMOs and NMOS inverters using Hspice providing a professional report for submission
CMOS design by Hspice
designing and simulating both CMOs and NMOS inverters using Hspice providing a professional report for submission
CMOS design by Hspice
6584148
Verilog code design
a digital class assignment to make a verilog code of subtractor in behavioural modelling and test bench. I deliver it in few hours with full report ready to upload.
Verilog code design
a digital class assignment to make a verilog code of subtractor in behavioural modelling and test bench. I deliver it in few hours with full report ready to upload.
Verilog code design
6576510
a project of generation a Gray code on model sim by system Virloge then deploy it on FPGA.
Gray code display
6516140
A CS course project.
car number plate detection
6515736
1 Kbit SRAM layout using cadence, with clear DEC, LVS, PEX checks.
Cadence layout
6639217
I have designed a multiplier using only one adder in logsim program with a full report for submission.
design FSM multiplier
I have designed a multiplier using only one adder in logsim program with a full report for submission.
design FSM multiplier
I have designed a multiplier using only one adder in logsim program with a full report for submission.
design FSM multiplier
I have designed a multiplier using only one adder in logsim program with a full report for submission.
design FSM multiplier
6605692
designing and simulating both CMOs and NMOS inverters using Hspice providing a professional report for submission
CMOS design by Hspice
designing and simulating both CMOs and NMOS inverters using Hspice providing a professional report for submission
CMOS design by Hspice
designing and simulating both CMOs and NMOS inverters using Hspice providing a professional report for submission
CMOS design by Hspice
6584148
Verilog code design
a digital class assignment to make a verilog code of subtractor in behavioural modelling and test bench. I deliver it in few hours with full report ready to upload.
Verilog code design
a digital class assignment to make a verilog code of subtractor in behavioural modelling and test bench. I deliver it in few hours with full report ready to upload.
Verilog code design
6576510
a project of generation a Gray code on model sim by system Virloge then deploy it on FPGA.
Gray code display
6516140
A CS course project.
car number plate detection
6515736
1 Kbit SRAM layout using cadence, with clear DEC, LVS, PEX checks.
Cadence layout

Oceny

Zmiany zapisane
Pokazuje 1 - 5 z 50+ komentarzy
Filtruj oceny po przez:
5,0
$2 000,00 USD
fpga video processing pipeline. -- 2
Good and professional delivery. Excellent communication
Electronics
Verilog / VHDL
FPGA
Awatar Użytkownika
Flaga Felix L.
@felixlaz
•
11 miesięcy temu
5,0
₹5 000,00 INR
Verilog implementation of adam method
Moaz Khaled Feriz K is very dedicated towards work and shown results on time. I am happy and very much satisfied with his work.
Verilog / VHDL
FPGA
ASIC
Altera Quartus
+1 więcej
J
Flaga Jillela M.
@jillelamahesh111
•
rok temu
5,0
₹4 500,00 INR
Implementation of Gradient Descent Optimization Algorithms on FPGA in Verilog language which is synthesizable.
I love working with Moaz Khaled Feriz and he is very dedicated towards the project, he is the best freelancer which I have seen so far
Verilog / VHDL
FPGA
ASIC
Altera Quartus
+1 więcej
J
Flaga Jillela M.
@jillelamahesh111
•
rok temu
4,8
$473,01 USD
Debugging VHDL code for Nios Processor
He Know the subject very well [29 December, 2022] Knows subject very well [29 December, 2022] Knows subject very well [29 December, 2022] Knows subject very well [29 December, 2022] Knows subject very well
Verilog / VHDL
FPGA
ASIC
Altera Quartus
+1 więcej
W
Flaga Kondi Wilfried K.
@Wkou23
•
rok temu
5,0
$250,63 USD
MIPS Processor
He was awesome to work with. [26 December, 2022] Awesome work
Verilog / VHDL
FPGA
ASIC
Altera Quartus
+1 więcej
M
Flaga Murjan U.
@murjanrahman
•
rok temu

Doświadczenie

digital design engineer

freelancer .com
maj 2020 - Obecnie
I am helping researchers and post-grade students to implements their design as RTL with VHDL, Verilog and SystemVerilog for both FPGA and ASIC. I am using Vivado, ISE, Quartus and Modelsim. also I have experience in ASIC EDA tools like DC, ICC, ICC2 and PrimeTime.

Edukacja

Bachlore degree in nano-electronincs

Zewail City of Science and Technology, Egypt 2016 - 2021
(5 lat)

Skontaktuj się z Moaz Khaled Feriz K. w sprawie projektu

Zaloguj się, aby omówić szczegóły na czacie.

Weryfikacje

Ulubiony Freelancer
Tożsamość
Płatność Zweryfikowana
Numer telefonu zweryfikowany
E-mail zweryfikowany
Połączone z Facebookiem

Certyfikaty

preferredfreelancer-1.png Preferred Freelancer Program SLA 1 87%
us_eng_1.png US English 1 85%

Najlepsze Umiejętności

Verilog / VHDL 67
FPGA 55
ASIC 22
Altera Quartus 22
Digital ASIC Coding 21

Przeglądaj Podobnych Freelancerów

Verilog / VHDL Designers in Egypt
Verilog / VHDL Designers
Field-Programmable Gate Array Experts
ASIC Engineers

Przeglądaj Podobne Prezentacje

Verilog / VHDL
FPGA
ASIC
Altera Quartus
Poprzedni użytkownik Następny użytkownik
Zaproszenie wysłane pomyślnie!
Dziękujemy! Przesłaliśmy Ci e-mailem link do odebrania darmowego bonusu.
Coś poszło nie tak podczas wysyłania wiadomości e-mail. Proszę spróbować ponownie.
Logo Freelancer.com Poland / Polski Pomoc i Wsparcie Freelancer Kategorie Projekty Konkursy Freelancerzy Enterprise Abonament Program Ulubionych Freelancerów Zarządzanie projektami Projekty lokalnePhoto Anywhere Prezentacja Interfejs API dla deweloperów Przejdź proces weryfikacji Aplikacja komputerowa Na temat Informacje o nas Jak to działa Ochrona Inwestor Mapa strony internetowej Historie Wiadomości Zespół Nagrody Materiały prasowe Kariera Warunki Polityka Prywatności Warunki świadczeń usług Polityka dotycząca praw autorskich Zasady postępowania Opłaty i prowizje Partnerzy Escrow.com Loadshift Warrior Forum AplikacjeLogo Apple App StoreLogo Google Play
Nie udało się skopiować do schowka. Proszę, spróbować ponownie po dostosowaniu uprawnień.
Skopiowane do schowka.
Zarejestrowani Użytkownicy Całkowita Liczba Opublikowanych Projektów
Freelancer ® is a registered Trademark of Freelancer Technology Pty Limited (ACN 142 189 759)
Copyright © 2024 Freelancer Technology Pty Limited (ACN 142 189 759)
Wczytywanie podglądu
Udzielono pozwolenia na Geolokalizację.
Twoja sesja logowania wygasła i zostałeś wylogowany. Proszę, zalogować się ponownie.