Implement RSA algorithm synthesized code (512 bit) in Verilog

₹600-1500 INR

Zamknięte

Opublikowano

około 6 lat temu

₹600-1500 INR

Płatne przy odbiorze

Hi, I would like to implement RSA algorithm synthesized code in Verilog up to 512 bit of encryption. - Encryption data output size can vary from 16-bit to 512 bits. - Prime number generation: two random prime number generated through LFSR and should be stored in FIFO - For every iteration different public and private key pairs should be produced. Kindly contact know if this can be done within 2 days of time frame. We can discuss about budget. Thanks, Jayesh

Engineering

FPGA

Verilog / VHDL

Identyfikator projektu: 16362243

Informację o projekcie

9 ofert

Zdalny projekt

Aktywny 6 lat temu

Szukasz sposobu na zarobienie pieniędzy?

Adres e-mail

Korzyści ze składania ofert na Freelancer.com

Ustal budżet i ramy czasowe

Otrzymuj wynagrodzenie za swoją pracę

Przedstaw swoją propozycję

Rejestracja i składanie ofert jest bezpłatne

9 freelancerzy składają oferty o średniej wysokości ₹6 964 INR dla tej pracy

@ahmedmohamed85

A proposal has not yet been provided

₹27 777 INR w 2 dni

5,0

(313 opinii)

7,6

@raulbehl

A proposal has not yet been provided

₹600 INR w 3 dni

5,0

(54 opinii)

5,8

@awaismqsd

A proposal has not yet been provided

₹11 111 INR w 14 dni

0,0

(0 opinii)

0,0

@sahaspatha

I am an experienced RTL designer in one of the product companies. I have good experience in building complex digital systems. Pls. consider my bud.

₹1 300 INR w 2 dni

0,0

(0 opinii)

0,0

@imad077

Hey, I have an experience in cryptography and it seems doable in two days so please contact me for more details.

₹4 444 INR w 2 dni

0,0

(0 opinii)

0,0

@ductt

I could locate 4h per day to work on this project. expert on Verilog design & FPGA. Available platform for testing & simualtion. Relevant Skills and Experience worked in large company, expertise in Verilog design for GPU/Ethernet, also implement FPGA system for 25Gs Ethernet

₹2 250 INR w 2 dni