Przeglądaj oferty pracy

Zarejestruj się

Opublikuj Projekt

Hire Freelancers

synopsis testing and verification of a Sdram ddr along with fpga verification

$250-750 USD

Anulowano

Opublikowano

ponad 6 lat temu

$250-750 USD

Płatne przy odbiorze

design an Sdram ddr using verilog and test, verify it using Synopsis and TETRAMAX ATPG. finally verify the same design in FPGA.

Very-large-scale integration (VLSI)

Identyfikator projektu: 16089572

Informację o projekcie

3 ofert

Zdalny projekt

Aktywny 6 lat temu

Szukasz sposobu na zarobienie pieniędzy?

Adres e-mail

Korzyści ze składania ofert na Freelancer.com

Ustal budżet i ramy czasowe

Otrzymuj wynagrodzenie za swoją pracę

Przedstaw swoją propozycję

Rejestracja i składanie ofert jest bezpłatne

3 freelancerzy składają oferty o średniej wysokości $259 USD dla tej pracy

@hungfreelancer

I have 10 years of experiences in design and verifying using Verilog/SystemVerilog HDL. I need to improve my freelancer account, so that please choose me. Best Regards

$277 USD w 7 dni

5,0

(8 opinii)

4,2

4,2

I have worked with PLCs, FPGAs, robotic arms, etc. I have a high knowledge of Matlab, Python, Simulink, C/C++, mikroC, PLC proramming: LD, ST, FBD/CFC, SFC and IL, UsborNexus/Nexway. Relevant Skills and Experience PLC FPGA Proposed Milestones $250 USD - Project Fee

$250 USD w 10 dni

5,0

(1 opinia)

1,3

1,3

Opublikuj projekt jak ten

O kliencie

Flaga UNITED STATES

Fresno, United States

5,0

2

Zweryfikowana metoda płatności

Członek od lis 15, 2017

Weryfikacja Klienta

Inne pracę od tego klienta

Sailpoint installation

Vlsi testing and verification using Synopsis EDA for sequential circuits

Suggest a topic

Poprzednia praca

Następna praca

Podobne prace

Verilog Expert for NTT Design Optimization

₹1500-12500 INR

Design and Simulate multipliers in Circuitverse and Logisim

FPGA Board Hardware Implementation

₹12500-37500 INR

Basic Logic Gates VHDL Circuit Design -- 2

₹750-1250 INR / hour

RTL Knowledge for Integrated Circuit Design

₹12500-37500 INR

Converting c++ project to verilog using HLS vitis and run on FPGA device

Advanced ElectricalSeeking Electrical Engineers Proficient in MATLAB, VHDL, and Power Systems for Long-Term Collaboration

$8-15 USD / hour

EDA Flow Interface Development

$15-25 USD / hour

Fast NTT Implementation Using Xilinx Artix-7 -- 2

₹1500-12500 INR

Magic Tool VLSI Circuit Optimization Specialist

Opublikuj projekt jak ten

Dziękujemy! Przesłaliśmy Ci e-mailem link do odebrania darmowego bonusu.

Coś poszło nie tak podczas wysyłania wiadomości e-mail. Proszę spróbować ponownie.

Wczytywanie podglądu

Udzielono pozwolenia na Geolokalizację.

Twoja sesja logowania wygasła i zostałeś wylogowany. Proszę, zalogować się ponownie.